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Soutenance de thèse de Rémi PARROT

15 novembre @ 10 h 00 min - 17 h 00 min

Rémi Parrot, doctorant au sein des équipes CODEx et STR, soutiendra sa thèse intitulée :

« Réseaux de Petri temporisés pour la synthèse de circuits pipelinés »  /  « Timed Petri nets for the synthesis of pipelined circuits « 

Le 15 novembre 2022 à 10h dans l’amphithéâtre du bâtiment S, sur le campus de l’École Centrale, et sera en français.

Pour les personnes qui ne peuvent pas venir sur place mais qui désirent quand même assister à la soutenance, une visioconférence sera mis en place au lien Zoom suivant :

https://univ-nantes-fr.zoom.us/j/83797433699

Jury :

  • Directeur de thèse : Olivier H. ROUX
  • Co-directeur de thèse : Malek GHANES
  • Encadrant : Mikaël BRIDAY
  • Examinateur·rice·s : François VERNADAT, Florent de DINECHIN et Isabel DEMONGODIN
  • Membre invité : Miassa TALEB
  • Rapporteurs : François VERNADAT et Florent de DINECHIN

Résumé :
Dans cette thèse, nous nous intéressons à l’optimisation des ressources consommées par un circuit implémentant une loi de commande pour la charge de véhicules électriques sur FPGA.
Tout d’abord, nous proposons une nouvelle solution au problème de la synthèse de pipeline minimisant les bascules et garantissant une fréquence minimale de fonctionnement. En se basant sur cette même approche, nous sommes capable de construire un pipeline permettant le pliage (ou multiplexage temporel) du circuit, c’est-à-dire qui permet la fusion de portions du circuit identiques en séquençant leur accès. Ainsi, les ressources consommées sont réduites à la fois en nombre de bascule et en nombre d’unités logiques.
Notre approche est basée sur un modèle de Réseau de Petri Temporisé avec des transitions retardables, pouvant rater leur date de tir, et une action spécifique appelée reset qui réinitialise les horloges de toutes les transitions. Ce modèle s’avère équivalent à un automate à une horloge. Une surclasse de ce modèle, les Réseaux de Petri Temporisés avec transitions retardables (sans reset), s’avère être incomparable, en terme d’expressivité en sémantique faible, avec les classes de Réseaux de Petri Temporels ou Temporisés en temps dense ou discret. Enfin, une exploration symbolique de ce modèle ainsi que des résultats de complexité théorique et pratique sont étudiés.

Mots-clés :
Réseau de Petri Temporisé, synthèse de pipeline, pliage de circuit

 

Abstract:
In this thesis, we are interested in the optimization of the resources consumed by a circuit implementing a control law for the charging of electric vehicles on FPGA.
First, we propose a new solution to the pipeline synthesis problem that minimizes the number of flip-flops and guarantees a minimum operating frequency. Based on this same approach, we are able to build a pipeline that allows the folding (or time multiplexing) of the circuit, i.e., that allows the merging of identical circuit portions by sequencing their access. Thus, the consumed resources are reduced both in number of flip-flops and in number of logical units.
Our approach is based on a Timed Petri Net model with delayable transitions that can miss their firing date, and a specific action called reset that resets the clocks of all transitions. This model is shown to be equivalent to a one-clock automaton. An overclass of this model, the Timed Petri Nets with delayable transitions (without reset), turns out to be incomparable, in terms of expressivity in weak semantics, with the classes of Temporal or Timed Petri nets in dense or discrete time. Finally, a symbolic exploration of this model and results on theoretical and practical complexity are studied.

Keywords:
Timed Petri Net, pipeline synthesis, circuit folding

Détails

Date:
15 novembre
Heure :
10 h 00 min - 17 h 00 min

Catégorie d’Évènement:

Lieu

Centrale Nantes
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